减少光刻学习周期以加速FOPLP扩展

对于扩展先进人工智能封装的制造商来说，压力正从四面八方涌来。 一方面，需求持续增长。 另一方面，人工智能封装正变得更大，集成了更多高带宽内存（HBM）和高性能芯片。 更不用说生产团队面临的压力，他们需要快速启动新工艺。 虽然实现高良率仍然是一个关键目标，但成功越来越取决于制造商能够多快地建立稳定的生产条件，并从开发过渡到大批量生产（HVM）。 扇出板级封装（FOPLP）已成为希望扩展先进封装生产的制造商的一个有吸引力的途径。

与传统的基于晶圆的方法相比，FOPLP可以显著提高基板的利用率，同时增加每个基板上生产的封装数量。 在一项研究比较中，一个300毫米晶圆以每个晶圆六个封装实现了约55%的基板利用率，而一个300毫米面板以每个面板12个封装实现了86%的利用率，一个510 × 515毫米面板以每个面板30个封装实现了74%的利用率。 这使制造商能够提高制造效率并降低每个封装的成本。 然而，要实现这些好处，需要克服重大的光刻挑战。 随着面板尺寸的增加，制造商必须应对图案失真、芯片偏移以及基板上的结果叠加误差。

这些效应直接影响良率，并使工艺优化变得非常困难。 与传统的基于晶圆的工艺不同，面板规模的变异并不均匀。 相反，失真模式可以在面板上显著变化，创建局部挑战，这些挑战很难用传统方法纠正。 甜点最终，工艺工程师必须找到叠加良率和吞吐量之间的“甜点”。 为了补偿面板级失真，制造商通常依赖一系列校正策略。 全局校正保持吞吐量，但通常留下局部叠加误差未纠正。 区域校正可以提高良率，我们的研究中的现场数据显示良率在40%到80%之间，但吞吐量降低。 芯片校正可以进一步提高良率，但会引入显著的吞吐量惩罚。

站点校正提供了一个折衷方案，平衡良率提高和更高的吞吐量。 然而，找到这种平衡很少是简单的。 确定最佳操作窗口通常需要在变量（如曝光场配置、芯片布局、面板布局和叠加阈值）之间进行重复实验。 每次调整都可能需要另一次试验和另一轮数据分析。 其结果是增加了工程工作量、额外的材料消耗、更长的开发周期和延迟的生产启动。 对于压力下要快速上线产能的制造商来说，每次额外的迭代都会延迟生产路径。 超越试错通过将离线计量数据与良率预测算法相结合，制造商可以在承诺广泛的物理试验之前评估工艺性能。

而不是在硬件上反复测试可能的操作条件，工程团队可以提前评估可能的良率结果，并在开发周期早期确定有希望的工艺窗口。 过程始于捕捉面板规模变异的详细计量测量，包括图案误差和芯片偏移。 良率预测算法随后将此信息与工艺变量（如曝光场配置、面板布局、芯片布局和叠加阈值）一起评估。 使用这些输入，制造商可以估计预期的良率性能，并在执行完整生产实验之前比较替代工艺策略。 这种价值超越了简单的预测。 可视化...